“EDA/SOPC综合设计与实践”课程主要内容包括FPGA最小系统构成、FPGA设计流程、设计优化规范、设计套件的使用方法以及大量的工程应用案例。如基于FPGA的高分辨率数字信号发生器、高细分步进电机驱动器、光纤通信控制器、数字滤波器等。最大程度地反映近年来FPGA在各个学科的一些最新应用成果，通过这些案例来讲解FPGA的设计技巧。 本课程可作为电气工程、自动控制、仪器科学等电类相关专业研究生线上教学内容，也可作为大专院校相关教师及高年级本科生的参考教程，对开展FPGA设计的工程技术人员也具有参考价值。学好本课程能够提高FPGA综合设计能力。

紧跟国际学术前沿和时代发展步伐，针对新工科拔尖创新人才培养需求。课程内容由浅入深，逐层深入，包括FPGA设计流程、设计基础、设计技巧；通过FPGA在高分辨率数字信号发生器、高细分步进电机驱动器、光纤通信控制器、数字滤波器及DDS发生器设计原理等特色应用案例，最大程度地反映近年来FPGA的一些最新应用成果，体现了课程的高阶性、创新性和挑战度。

在使学生获得HDL语言基本编程方法以及FPGA器件设计流程的基础上，完善大家的FPGA工程实际应用技能，强化工程素质培养，提升系统设计理念。

C语言

数字电子技术基础

1.《数字电子技术基础》（第二版），杨春玲主编，高等教育出版社，2017年.

2.《EDA/SOPC实验指导》，杨春玲、朱敏主编，哈尔滨工业大学出版社，2015年.

3.《FPGA设计实战演练（逻辑篇）》，吴厚航主编，清华大学出版社，2015年.

（1）“EDA/SPOC综合设计与实践”课程需要哪些预备知识？

需要数字电子技术基础知识。如果具备一定的C语言编程能力会更好。

（2）与单片机、DSP、ARM处理器相比FPGA的特点是什么？

工业领域常用芯片片机、DSP、ARM处理器主频低于150MHz，在实现复杂的高速控制算法时处理器存在瓶颈；另外，处理器难以胜任多控制系统，通常单芯片控制系统用于单个控制系统，当存在多个需要控制的对象时，需要选用多个处理器芯片，系统间协调时间加长，控制精度难以得到保证；但处理器计算能力强。

FPGA可以并发执行，单片可以实现多个被控制的对象同时控制，配置灵活，适合高速、功能单一、计算量不大的场合，也可实现多核处理，但FPGA器件成本高、开发难度大。

在复杂嵌入式系统设计中，可以使用基于多个处理器及FPGA的设计，利用各自的特点分工协作。提高系统的性能。

（3）传统的电子设计与FPGA设计的比较？

传统的电子设计通常是自底向上的，即首先确定构成系统的最底层的电路模块或元件的结构和功能，然后根据主系统的功能要求，将它们组合成更大的功能块，完成整个目标系统的设计。特点是必须首先关注并致力于解决系统最底层硬件的可获得性及具体目标器件的技术细节；PLD采用自顶向下的设计，采用高效的EDA设计方法，最大的优势就是能将所有设计环节纳入统一的自顶向下的设计方案中。EDA技术的标准化使PLD的设计与具体的硬件无关，设计者能更大程度地将精力集中在设计项目性能的提高和成本的降低上。

PLD的设计为自顶向下的设计方法，只有在EDA技术得到快速发展和成熟应用的今天才成为可能。自顶向下设计方法的有效应用必须基于功能强大的EDA工具，具备集系统描述、行为描述和结构描述为一体的硬件描述语言，以及先进的ASIC制造工艺和FPGA开发技术。当今，自顶向下的设计方法已是EDA技术的首选设计方法，是ASIC和FPGA开发的主要设计手段。

（4）硬件描述语言与软件描述语言的区别是什么？

硬件描述语言程序通过综合器综合出可以下载到PLD器件中的网表文件，实现相应的逻辑电路；软件语言通过编译器将程序编译成CPU的指令或数据代码。综合器和软件程序编译器都不过是一种“翻译器”，都能将高层次的设计表达转化为低层次的表达，但它们却具有许多本质的区别。

编译器将软件程序翻译成基于某种特定CPU的机器代码，CPU逐条指令执行完成相应的功能。这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器则不同，同样是软件代码的硬件描述语言程序，综合器转化的目标是底层的电路结构网表文件。这种满足原设计程序功能描述的电路结构不依赖于任何特定的硬件环境，因此可以独立地存在，并能轻易地被移植到任何通用的硬件环境中，如ASIC和PLD等。换言之，电路网表代表了特定的硬件结构，因此具备了随时改变硬件结构的依据。综合的结果具有相对独立性。另一方面，综合器在将硬件描述语言表达的电路功能转化成具体的电路结构网表的过程中，具有明显的能动性和创造性。它不是机械的一一对应式的翻译，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的形成。

（5）IP核的含义是什么？有哪些分类？

IP核（Intelligent Property Core）是具有知识产权的集成电路芯核，是经过反复验证的，具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。IP核设计的主要特点是，可以重复使用已有的设计模块，缩短设计时间，减少设计风险。在保证IP核功能且性能经过验证，并合乎指标的前提下，FPGA生产厂商和第三方公司都可提供IP核。IP核可作为独立设计的成果被交换、转让和销售。FPGA生产厂商可将IP核集成到开发工具中免费提供给开发者使用，或以License方式有偿提供。第三方公司也可以设计IP核，直接有偿转让给FPGA生产厂商或销售给开发者。随着FPGA资源规模的不断增加，可实现的系统越来越复杂，采用集成IP核完成FPGA设计已经成为发展焰势。

IP核模块有行为、结构和物理三个不同程度的设计，根据描述功能行为的不同，可分为三类，即软核、完成结构描述的固核和基于物理描述并经过工艺验证的硬核。

1.软核(Soft IP Core)

软核通常以HDL文本形式提交给用户，它经过RITL级设计优化和功能验证，但代码中不涉及任何具体的物理信息。软核在FPGA中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核都经过功能仿真，用户可以综合正确的门电路级设计网表，在此基础上经过布局布线即可使用。软核的优点是，与物理器件无关，可移植性强，使用范围广。软核的缺点是，在新的物理器件下，使用的正确性不能完全保证，在后续使用过程中存在错误的可能性，有一定的设计风险。目前，软核是IP核应用最广泛的形式。

2.固核(Firm IP Core)

固核在EDA设计领域指的是带有平面规划信息的网表，介于软核和硬核之间。在FPGA设计中可认为固核是带布局规划的软核，通常以RTL代码和对应的具体工艺网表的混合形式提供。固核不但完成了软核所有的设计，而且完成了门级电路综合和时序仿真等设计环节。相对于软核，固核设计的灵活性和使用范围稍差，但在可靠性上有较大提高。

3.硬核(Hard IP Core)

硬核是基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。硬核提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。设计人员不能对其修改。硬核在使用过程中与具体的FPGA绑定，且有些只在部分FPGA中提供，因此硬核相对于软核的使用范围较窄。因为硬核集成在FPGA中，类似于使用ASIC,所以硬核的性能较高，可以满足高性能的计算和通信要求。

IP核的主要来源如下。

① 芯片生产厂家，如Intel、TI、ARM等公司，提供在产品系列发展过程中积累并经过验证的可复用IP核。

② 随着SoC技术发展而诞生的专业IP核提供公司，主要提供市场上应用成熟的IP核，并可根据市场需求和技术需求，进-步开发市场急需或应用前景广阔的IP核。

③ EDA厂商自主开发，或通过收购其他公司设计的IP核，在其开发工具中集成部分IP核，以便客户将IP核嵌入到系统设计中。

④ 非主流其他渠道，如硬件电路开发设计者自己设计的IP核，以有偿方式向其他公司提供。