随着集成电路的大规模的应用，传统的设计方式已经不能满足人们的需求，所以一种以EDA软件为平台，用Verilog HDL语言为工具，对大规模的集成电路进行开发与应用。从而实现硬件电路软件化。通过对该课程的学习，可以熟练掌握对FPGA或CPLD的开发。同时可以从事与之相关工作。

选修该课程的学生必须在给定的时间内上完该课程的指定的章节。上课记录作为平时成绩，占总平的40%，期末考试形式为开卷形式，占总平的60%